今年11月19号美国商务部工业安全署(BIS)发布了一份可能是有史以来最严格的技术出口管制先期通知，在14个被考虑进行管制的类别中，包括了人工智能、芯片、量子计算、机器人、脸部和声纹识别等技术，这也被认为涉及国家安全和高端新兴科技的关键领域。
细看这14类技术出口管制清单，与半导体产业相关的材料、装备、操作系统与软件等技术产品，并未列入管制范畴。而SoC主要是以中央处理器(CPU) 或是微控制器(MCU)为大宗，只要列表中的管制细目能规范是特定高端用途的SoC，伤害影响就可限定在可控的范围内。即便如此，出口管制清单的出现，仍然警醒了高端新兴科技产业的凛冬将临，也宣告半导体产业开启自力更生道路乃是重中之重？
1，SoC工艺技术的利弊与得失。
ACM通讯 (ACM Communications) 在线杂志于9月份刊登了一篇来自谷歌的文章，该文章的作者出自谷歌的TPU团队、伯克利大学退休教授、2017年图灵奖获得者David Patterson。该文章引用了三个定律，仔细地审视了近几十年半导体CPU的发展历程，以及人工智能芯片(AI TPU)的研究，并提出了不同的思考方向。
早在1965年，英特尔联合创始人Gordon Moore曾经预测 (摩尔定律)，芯片中的晶体管数量每一、两年都会增加一倍。摩尔定律作为硅基半导体产业创新与发展的基础之一，几十年来，半导体行业一直遵循着摩尔定律、产品升级降价与建立经济门槛的节奏，一步一步地往前蓬勃发展。从而让大众能以相对低廉的价格享有性能更好的电子产品，人类社会飞速进入到信息与网络时代。同时在半导体工业界也诞生了一大批巨无霸企业，比如Intel、三星与台积电等巨头。
然而，尺寸微缩的物理瓶颈，已陆续显现在存储器产品及其他各类IC产品。2014年推出的DRAM存储器芯片包含了80亿个晶体管，而在人们的预测中即使到了2019年，带有160亿个晶体管的DRAM芯片也不会大规模生产，但根据摩尔定律的预测，四年里晶体管数量应该变成四倍多。2010年款的英特尔至强E5处理器拥有23亿个晶体管，而2016年的至强E5也只有72亿个晶体管，或者说比摩尔定律预计的数值低2.5倍。显然，纵使半导体工艺还在进步，但它的脚步已十分缓慢。
微缩的第二个定律Dennard Scaling是一个鲜为人知，但同样重要的观察结果。Robert Dennard在1974年提出，晶体管虽不断变小，但芯片的功率密度须配合硅晶的散热通量维持不变。例如晶体管尺寸线性缩小两倍，那么同样面积上芯片中晶体管的数量就增加为4倍。同时，电流和电压如果也降低了二分之一，它所使用的功率将下降4倍，这样芯片才能在相同的频率下维持相同的功率密度，避免温度过高而烧毁晶体管。
Dennard Scaling在被发现的30年后结束，原因并不是因为晶体管的尺寸不再缩小，而是因为电流和电压不能再继续下降的同时保持可靠性了。祸不单行的是继续提升指令级别并行运算的方法也付诸阙如，这迫使芯片设计者只能从单核高耗能处理器转换到多核高效率处理器。“核爆”时代的来临也是在预期之中。
第三个定律是由IBM著名工程师，阿姆达尔于1967年提出来的。该定律认为，不断增加处理器数量会导致性能提升的递减。阿姆达尔定律说，并行计算的理论加速受到任务顺序部分的限制；如果任务的1/8是串行的，则最大加速也只比原始性能高8倍；即使任务的其余部分很容易并行，并且架构师增加了100个处理器也是如此。
以CPU SoC芯片为例，就是将原本不同功能的IC，整合在一颗芯片中。藉由缩小不同IC间的距离，提升芯片的计算速度，同时缩小体积。比如Intel处理器中就包括不同功能的IC，有逻辑运算核心(Logic Core)、图像处理器、缓存(
SRAM)及北桥(North Bridge)等。
设计一颗CPU时就需要相当多的元器件间的性能取舍与技术配合，当IC芯片各自封装时，IC与IC间的距离较远，且各有封装外部保护，比较不会发生交互干扰的情形。但是，当不同功能的IC拉近距离做在一起时，就是噩梦的开始，像是通讯芯片的高频讯号可能会影响其他功能的IC等。
静态随机存取存储器(Static Random-Access Memory，SRAM)是一种置于CPU与主存间的高速缓存(Cache)，一般高效能CPU中通常有L1、L2与L3三级高速缓存。其中L1与L2的存储容量较小(128-512Kb)，L3的存储容量则较大(4-8Mb)，然而却对CPU的整体运作速度具有决定性的影响。SRAM存储单元的特征尺寸面积随着工艺演进却无法如逻辑运算单元作等比例缩小，L3高速缓存已占到新一代CPU 40%以上的面积。这也造成CPU SoC在性能与面积成本无法同时兼顾的情况下，必须寻找其它的解决方案。
当晶体管数量的年增率明显的在放缓，这反映了摩尔定律的瓶颈逐渐浮现；而每平方毫米芯片面积的功耗正在增加，毕竟Dennard Scaling也结束了；因为电子的移动、机械和发热限制，芯片设计师们充分发挥多核心的能力，但这也受到阿姆达尔定律的限制。综合上面的几项限制条件下，架构师们现在普遍认为， 能显着改进性能、价格、能耗三者平衡的唯一途径就是特定领域的架构。它们只适用于处理几种特定的任务，但效率非常高。我们也可泛称它们是一种专用集成电路ASIC (Application Specific IC)。
人工智能芯片(xPU)，因为智能芯片厂商的命名方式不同，如Google的TPU、华为的NPU，就很适合独立设计来完成特定的任务。Google的TPU就是一种专用集成电路，但它运行的程序来自TensorFlow框架下的神经网络，驱动了Google的数据中心许多重要应用，包括图像识别、翻译、搜索和游戏。神经网络的推理阶段通常会有严格的响应时间要求，因为它们通常是面向用户的应用，这降低了通用计算机所使用技术的有效性。通过专门为神经网络重新分配芯片计算资源，TPU在真实数据中心负载环境下效率要比通用类型的计算机高30到80倍。AlphaGo Lee、AlphaGo Master、进化到AiphaGo Zero，也见证了TPU在效能上的快速跃升。
不只是Google，台积电与各大芯片设计大厂与代工厂，都已认为SoC不再是延续摩尔定律的主流方向。
2，系统级封装(System in a Package，SiP)已是半导体产业的战略高地。
系统级封装从架构上来讲，是将多种功能芯片，包括处理器、MEMS、光学器件、存储器等功能芯片，与电阻及电容、连接器、天线等无源器件集成在一个封装内，形成一个系统或者子系统，从而实现一个基本完整的功能。与SoC(片上系统)不同的是，系统级封装是采用不同芯片进行并排或叠加的封装方式，而SoC则是高度集成的芯片产品。从封装发展的角度来看，因电子产品在体积、处理速度或电性特性各方面的需求考虑下，SoC曾经被确立为未来电子产品设计的关键与发展方向。但随着近年来SoC的生产成本越来越高，集成不同元器件的设计限制多且困难度极高，频频遭遇技术障碍，造成SoC的发展面临瓶颈，进而使SiP的发展越来越被业界重视。
然而，绝对不可从封装的立场出发来看SiP。要视SiP是摩尔定律的延伸，透过先进的封装概念，从而使系统能显着改进性能、价格与能耗三者平衡的重要途径。换句话说，SiP是系统设计端与芯片设计端的无缝集成，将一个先进的系统或子系统的架构，全部或大部份电子功能配置在集成基板内，而芯片以2D、2.5D、3D的方式，有机地接合到集成基板的封装方式。
SiP包括了多芯片模块(Multi-chip Module；MCM)技术、多芯片封装(Multi-chip Package；MCP)技术、芯片堆栈(Stack Die)、封装迭层(Package on Package；PoP)、PiP (Package in Package)，以及将有源/无源组件内埋于基板(Embedded Substrate)等技术。以结构外观来说，MCM属于二维的2D构装，而MCP、Stack Die、PoP、PiP等则属于立体的3D构装；由于3D封装更能符合小型化、高效能等需求，因而在近年来备受业界青睐。
3，先进封装技术的半导体世界样貌将会完全不同。
在先进封装领域，台积电的脚步确实走的相当快速与前瞻，尽管CoWoS锁定量少质精的极高阶芯片，从2.5D技术延伸的InFO(集成型晶圆级扇出封装)，则早已经因为苹果的采用而声名大噪。为进一步布局次世代先进封装，持续替摩尔定律延寿，台积电预估投资100亿美元盖先进封测厂，最快在一年半完工。
台积电所提出的系统级集成芯片(System-On-Integrated-Chips)技术，将配合WoW(Wafer-on-Wafer)与CoW(Chip-on-wafer)制程，替芯片业者提供更能够容许各种设计组合的服务，特别能够结合高带宽存储器(HBM)。研发并推动植基于2.5D/3D IC封装制程延伸的新技术，更讲究“弹性”与“异质集成”，往系统级封装的概念靠拢。
4，MIT则推出黑科技，要让90nm芯片打败7nm芯片？
美国国防部高级研究计划局(Defense Advanced Research Projects Agency，DARPA)的电子复兴计划 (Electronics Resurgence Initiative，ERI)是一项为期五年的、斥资15亿美元的计划，目的是在摩尔定律时代即将结束之际重塑美国电子产业。其中，“利用密集的细粒度的单片3D集成技术变革计算系统”项目，因得到大幅超出其他项目的资助金额而特别引人注目。
该项目基于麻省理工学院电子与计算机工程助理教授Max Shulaker及其在斯坦福大学的同事 Subhasish Mitra和H.-S. Philip Wong开发的一种技术，该技术允许将碳纳米管晶体管和电阻式RAM存储器(RRAM)构建在普通的CMOS逻辑芯片上。利用芯片3D封装集成技术，使得以用了数十年之久的旧制造工艺制造出来的系统组件能与以目前最先进的技术所制造出来的单芯片组件相媲美。
在接下来的三年里，Shulaker在麻省理工学院的团队将专注于开发制造工艺，斯坦福大学团队将创建设计工具以帮助工程师充分利用CMOS、纳米管晶体管和 RRAM的堆叠所带来的性能提升。而Skywater将开发和测试在其制造厂中运行的一套高产的“工艺流程”。
能够在不需要花高价置换到更先进技术的情况下就能提高性能，将标准重新设回90纳米，这对于 SkyWater以及其他小型制造厂来说是一个巨大的胜利。最新的极紫外光刻技术的工艺动辄需要数十亿美元的投资，要维持运营所需的产量，并不利于它们为小型物联网客户提供服务。
5，迫切需要脱胎换骨的半导体产业
台湾DIGITIMES Research调查指出国内集成电路设计业企业数已达到1380余家，其中，海思、展锐已进入全球前十大企业，另有中兴微、华大半导体、南瑞智芯、芯成半导体 (北京硅成)、大唐半导体、北京兆易创新、澜起科技、瑞芯微等9家企业同时进入全球IC设计前五十大企业。也预测2018年中国IC封测产值可望突破300亿美元，达到333亿美元，同比增长19.20%。
此外，集成电路制造业也将快速增长，2018～2019年间投资热点将仍以芯片代工和存储器两大领域为主；重大项目投资包括台积电、中芯国际、联电、紫光集团、华力微电子、长江存储、力晶科技等国内企业，以及英特尔、三星、SK海力士和格罗方德等半导体厂商，均宣布了各自的投资计划。到2020年，芯片制造业有望超过封装测试业。这几年来半导体产业积极布局与投资5G通讯、人工智能与物联网的硬件、韧件与软件的应用产品开发与布建。期望藉由全球5G通讯大规模启用后，能快速提升国产半导体芯片的产品多元性、技术性、高值性与进口替代。
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SRAM
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